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HA5130Super Beta Input Op.Amp
Pins
1 balance
2 inv input (-in)
3 non-inv input (+in)
4 -Vs (-15 V)
5 balance
6 output
7 +Vs (+15 V)
8 balance 1)
1) In the pinout this is balance too. But in the schematic
circuit (very detailed) I don't find a third balance pin.
From a little picture: Offset nulling connections:
Pot. 20 kOhm between Pin 1 and Pin 8 having the middle point
at V+. In this diagram Pin 5 and Pin 8 are optional
connections, perhaps internal connected.
Supply Voltage V+ - V- = max 40 V
Characteristics:
Differential Input Resistance : min 20 MOhm, typ 30 MOhm
Full Power Bandwidth at R load = 2kOhm : min 8 kHz, typ 10 kHz
Open Loop Frequency Response from a diagram:
Voltage Gain at 1 Hz : 130 dB,
at 1 MHz : 6 dB,
at 2 MHz : 0 dB
Phase Angle ~ 90 deg from 300 Hz to 100KHz
Slew Rate : min 0.5 V/us, typ 0.8 V/us
Settling Time to 0.1% of 10V-step at Av=-1: typ 11 us
Input offset voltage at 25 grdC.: typ 10 uV, max 25 uV
at full temp.: max 60 uV
Input offset current at 25 grdC.: max 2 nA
at full temp : max 4 nA
Short Circuit Duration infinite.
Output Current at Vout=10V : typ +/-25 mA, max +/- 30 mA
Output Resistance at 100 Hz : typ 45 Ohm
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HCPL7800 High CMR Isolation Amplifier Von einem 18- seitigen Hewlett Packard Datenblatt Im Datenblatt ist auf der Gehäusezeichnung zu sehen, dass nur HP 7800 + Date Code aufgestempelt wird. Pins : 1 : Vdd1 (Eingangsseite) 2 : +Vin (Noninverted Input) 3 : -Vin ( inv. Inp,) 4 : Gnd1 5 : Gnd2 = Shield 6 : Inverted Output 7 : Noninverted Output 8 : Vdd2 Isolation Voltage : 600 V Bandwidth : 85 kHz _____________________________________
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HCTR 0320 implanted CMOS Digital Frequency Synthesizer
For this type I possess a very old copy from a copy only, not
able to scan. Therefore I try to make a new datasheet:
Phase Locked Loop provides up to 1021 channels.
When operated with 5V supply, TTL compatible.
Maximum Ratings:
Vdd = 15 V
Top = 0 ... 75 grdC.
Tstg = -65... 150 grdC.
Characteristics:
Input Frequency (pin 15/16, see text):
at supply voltage = 5 V : up to 5 MHz
at supply voltage =12 V : min 5 kHz, typ 10 MHz
Phase/Frequency Detector operation frequency:
min 50 Hz, max 500 kHz
Power Dissipation at 5 V : typ. 5 mW
Input Voltage (pin 15): logic 0: max 0.4 V
logic 1: min 3.5 V
Rise and Fall Time (pin 15): max 50 ns
Input Voltage (pin 16): min 0.7 Vdd peak to peak,
max Vdd peak to peak.
Pins:
1 : N switch 2
2 : N switch 4
3 : N switch 8
4 : Gnd (-)
5 : N offset 16
6 : N offset 32
7 : N offset 64
8 : N switch 100
9 : N switch 800
10: N switch 200
11: N offset 1
12: N switch 1
13: N switch 400
14: f(VCO)/N
15: f(VCO) fast
16: f(VCO) slow
17: No connection
18: f(ref)
19: Vdd (+)
20: VCO output cont.
21: Polarity
22: N switch 20
23: N switch 10
24: N switch 40
25: N switch 80
26: N offset 2
27: N offset 4
28: N offset 8
Description of Blocks:
Adder/Decoder: This block adds a three digit BCD number
( N switch inputs 1/2/4/8, 10/20/40/80, 100/200/400/800 )
to a 7-bit binary number ( N offset inputs 1/2/4/8/16/32/64 )
to provide a sum equal to the division integer ( N ).
In order to allow for delay time in presetting the divider,
the sum must be a minimum of 3.
Programmable Divider: This divider outputs one pulse for
every N pulses of f(VCO), thus providing an output frequency
equal to f(VCO)/N. The output pulse width is one period
of f(VCO). The output of the divider is connected to the
phase/frequency detector and to pin 14.
Input Signal Conditioning: The fast input(pin 15) is unloaded
TTL- compatible and is used for f(VCO) > 1 MHz or when a fast
transition time signal is available. The slow input (pin 16)
is connected to an internal Schmitt Trigger and accepts a sine
wave symmetric about Vdd/2. It operates at over 1 MHz. Both
Inputs are internally combined using an AND gate. The unused
input terminal should be tied to +Vdd.
Phase/Frequency Detector: This block compares the divider
output with an external reference frequency f(ref), pin 18.
The circuit operates in the frequency discriminator mode when
the input frequencies are different. It operates as a phase
detector when the two input frequencies are equal. In the
phase mode the circuit outputs are proportional to the time
differences between the positive edges of the two input
signals. In the frequency discriminator mode the circuit
output indicates the direction of frequency error.
The Polarity input (pin 21) should be tied high if f(VFO)
increases when the average voltage at the chip output
decreases.
Output circuit: Pin 20 is internal connected to a P-MOS switch
to +Vdd ( = Current Source ) and to a N-MOS switch to Gnd
( = Current Sink ). In the block diagram I find the note for
the P-MOS switch:
f(VCO)/N > f(ref). For the N-MOS switch: f(VCO)/N < f(ref).
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HD44105HLCD- Driver
von einem 8- seitigen Datenblatt im Hitachi Buch
LCD Controller/ Driver 1991.
Pinbelegung:
1 : X12
bis
12 : X1
13 : DL seriell, Seite bei X1
14 : Gnd
15 : FS1 Frequency select
16 : FS2
17 : DS1 Duty Ratio Select
18 : DS2
19 : DS3
20 : C für Oszillator
21 : R für Oszillator
22 : CR für Oszillator
23 : /STB Testeingang, sonst Vcc?
24 : SHL high: shift direction DL->DR, low:DL<-DR
25 : Master,/Slave
26 : Phase 2 für HD44102, 1/2 of osz.frequency
27 : Phase 1
28 : FRM Frame, Display synchronisation
29 : Vcc
30 : nc
31 : M = für EXORs an den Treiberausgängen,
Master: Ausgang, Slave: Eingang
32 : nc
33 : CL Clock für Schieberegister
34 : DR seriell, Seite bei X32
35 : nc
36 : Vee
37 : V1 ein Spannungsschritt über Vee
38 : V2 z.B.Vcc
39 : V5 z.B.ein Spannungsschritt unter Vcc
40 : V6 zwei Spannungsschritte über Vee
41 : X32
bis
60 : X13
Diese mehrfach gemultiplexten LCD-Treiber sind eine Sache für
Experten. Die Spannungsschritte V3 und V4 kommen beim HD44105
nicht vor. Sie erscheinen nur beim HD44102, der die
Spaltentreiber enthält. Der HD44105 steuert dann die Zeilen
einer 32 x 50 Dots großen Matrix an (1/32 Duty Cycle).
Um die Gesamtschaltung zu kapieren, braucht man zusätzlich
wohl nicht nur das 23- seitige Datenblatt vom HD44102 sondern
auch die 13- seitige Applikationsschrift.
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HD61202HD61202 LCD Treiber
Das 31- seitige Datenblatt vom HD61202 sieht ähnlich aus wie
das vom HD44102. Beim genaueren Hinsehen gibt es aber doch
viele Unterschiede, nicht das andere Pinning.
Die Pins der CPU- Schnittstelle:
79 : DB0
bis
86 : DB7
90 : CS3
91 : /CS2
92 : /CS1
93 : /RST
94 : R,/W
95 : Data, /Instruction
99 : E (Data DB0...DB7 is latched at the falling of E.
At R/W=high: Data enable)
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HDSP0791HDSP 0791 Display for Military Applications
High Efficiency Red, High Brightness, Numeric, Right Hand DP
Pins:
1 : Input 2 ( has a key dot stamp on the bottom side)
2 : Input 4
3 : Input 8
4 : Decimal Point
5 : Latch Enable, L=Load, H=Latch
6 : Gnd
7 : Vcc
8 : Input 1
Inputs 8 4 2 1 = HHLH causes '-', only the center segment is
active.
HLHL causes all dots ON, '8' hawing pointed
corners.
HLLL causes '8' having round corners
The Decimal Point Input is latched too, Low for DP=on.
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HDSP2490 red 4-Character 5x7 LED Alphanumeric Display 6.9mm. HEWLETT-PACKARD Internal Shift Register, TTL-compatible, Constant Current Driver Dual In Line 28 Pins: 1 = no connect 2 = 3 = column1 4 = 5 = column2 6 = 7 = column3 8 = 9 = column4 10 = 11 = column5 12 = 13 = intern.connect 14 = 15 = no connect 16 = 17 = data out 18 = 19 = Vb = Vcc for full intensity 1) 20 = 21 = Vcc = +5V (max 6V) 22 = 23 = clock (max 3MHz) 24 = 25 = Gnd 26 = 27 = Data in 28 = no connect 1) or pulse width modulation input. Input for the 28bit-shift register: Digit4-Column1-Row1, Digit4-Column1-Row2, ... Digit4-Column1-Row7, Digit3-Column1-Row1, ... Digit3-Column1-Row7, Digit2-Column1-Row1, ... Digit2-Column1-Row7, Digit1-Column1-Row1, ... Digit1-Column1-Row7. Then activate Column1-Pin (+5V, max +6V) for illuminating the Column1-LEDs drived by Sinking Drivers from the Shift Register. Then load Column2 in the same manner and activate the Column2-Pin and so on... This means 1/5 Time-multiplexing for 5 Columns, parallel for 4 digits. __________________________________________
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HN48016P 2048 x 8 EEPROM Pins : 1 : A7 2 : A6 ... 8 : A0 9 : O0 10: O1 11: O2 12: Gnd 13: O3 ... 17: O7 18: PGM pulsed L to H for Program and Erase 19: A10 20: /CS = high for Program! and for Deselect 21: Vpp = 25V for Program, Veryfy, Erase, Vpp=5V for Read 22: A9? (selbst mit Lupe nicht lesbar) 23: A8? dito 24: Vcc = + 5V Da ich sowieso alles mit Lupe zusammensuchen mußte, habe ich die wichtigsten Funktionen gleich zu den Pins geschrieben. Der PGM Impuls muß innerhalb positiven /CS Signals liegen. Sonst sehen die Timing Diagramme wie bei allen üblichen Speichern aus. Habe vorsichtshalber nochmal nachgesehen: Der Grenzwert für Vpp ist -0.3 bis +28 V, der Nennwert beim Programmieren ist Vpp = 25 +/-1V, dabei Ipp typ 10mA, max 20mA. Die Programmimpulse min 10 ms, der Löschimpuls min 1000 ms. _____________________________________
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HP5082- 7404/05/14/15
GaAsP common cathode monolithic numeric indicator
Mehrstellige Anzeigezeile mit Lupe vor jeder Ziffer
7404 und 7414 : vierstellige 3mm- Anzeige
7405 und 7415 : fünfstellige 3mm- Anzeige
7404 und 7405: Dezimalpunkt in der Mitte über dem
unteren Segment
7414 und 7415 Dezimalpunkt rechts unten neben der Ziffer
Pins 7404 und 7414:
1 : cat 1
2 : e
3 : c
4 : cat 3
5 : dp
6 : cat 4
7 : g
8 : d
9 : f
10: cat 2
11: b
12: a
Pins 7405 und 7415:
1 : cat 1
2 : e
3 : c
4 : cat 3
5 : dp
6 : d
7 : cat 5
8 : g
9 : cat 4
10: f
11: leave pin unconnected!
12: b
13: cat 2
14: a
Damals hat man gestöhnt, wenn ein Gerät solch winzige Ziffern
hatte. Heute würde ich sie mir für handys, MP3- player usw.
wünschen!
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HPMA2011 Silicon Bipolar Monolithic Amplifier SOT Case identification 20 The big pin is the output, diagonal opposite input, the other corners: Gnd Absolute Maximum Ratings: Id = 50 mA Ptot = 250 mW RF input Power : +20 dBm Tj = Tstg = -65... 150 grdC. Specifications at Id=32mA, 50 Ohm, 25 grdC. Device Voltage at 32mA: min 4V, typ 4.9V, max 5.8V Small Signal Gain at 100MHz: typ 18.5 dB at 500 MHz : typ 18 dB at 1 GHz: min 15 dB, typ 16.5 dB 3 dB Bandwidth typ 1.2 GHz Input VSWR 0.1...3 GHz: typ 1.6 : 1 Output VSWR 0.1...3 GHz: typ 1.6 : 1 Output Power at 1 dB Compression, f= 1GHz: typ 9 dB 50 Ohm Noise Figure at 1 GHz: typ 5 dB Third Order Intercept Point at 1 GHz: 19 dBm Group Delay at 1 GHz: typ 150 ps __________________________________________
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